摘要：本文分析討論了高速PCB板上由于高頻信號的干擾和走線寬度的減小而產生的電源噪聲和 壓降，并提出了高速PCB的電源模型，采用電源總線網絡布線，選取合適的濾波電容，模擬數字地 分開等幾個簡單有效的方法來解決高速PCB板的噪聲和壓降問題。
0 引言
隨著集成電路工藝和集成度的不斷提高，集成電路的工作電壓越來越低，速度越來越快。進入新世紀后，CPU和網絡都邁入了GHZ的時代，這對于PCB板的設計提出了更高的要求。本文正是基于這種背景下，對高速PCB設計中最重要的環節之一——電源的合理布局布線進行分析和探討。
1 電源模型分析
通常，在進行理論上的分析和計算時，都是把電源進行理想化，即電源無內阻，也無寄生阻抗。如果用一個3.3V的電壓源對PCB上的元件供電，那么無論距離電源的遠近，各個元件都應工作在3.3V，且沒有噪聲。然而在實際的設計工作中，由于PCB上的Ic和輸入輸出的信號都工作在高頻下，電場和磁場的相互轉化，必不可免的給電源引入了噪聲，如圖1、圖2所示。同時由于PCB板上的走線非常的細，又產生了由于線路阻抗引起的壓降，使遠離電壓源的器件工作電壓小于電源電壓。因而高速PCB的電源布線存在兩個關鍵的問題：電源噪聲和壓降。
圖1 理想電源信號模型 圖2 實際電源信號模型
2 電源線的合理布局
設計高速PCB板的關鍵之一就是要盡可能的減小由于線路阻抗引起的壓降和高頻電磁場轉換而引入的各種噪聲。通常用兩種方法來解決上述問題。一是電源總線技術(POWER BUS)，另一種方法就是采用一個單獨的電源層進行供電。后者在很大程度上緩解了壓降和噪聲的問題，但考慮到多層PCB的工藝復雜，昂貴的費用和較長的制作周期，一般設計者們更喜歡采用前者，因而有必要對電源總線的合理布線進行分析討論。
如圖3所示，采用了電源總線技術，各個元器件懸掛在電源總線上，所以又稱之為懸掛式總線，電源 總線的寬度通常比普通的信號線要寬，采用總線技術后，雖然可以減小壓降和和噪聲的問題，但它們仍然存在的。
圖3 電源總線 圖4 改進型電源總線
首先來看壓降問題，假設電源電壓為3.3V，0A，AB，BC，CD，BE，AF各段導線的電阻為0.05Ω，PCB板上的每個元器件的扇出或吸入電流為200ma，并作兩個理想假定：
1．不考慮由于A，B，C處電源線地突然拐角而產生的電壓電流突變；
2．不考慮邊界元件(1，4，9，12)由于電磁場地相互轉換而引起的邊界效應。
則導線OA中的電流為2.6A，導線．AB中的電流為1.6A，導線BC和CD中的電流為0.8A，最后元件9上的電壓為：
3.3-2.6×0.05-1.6×0.05-0.8×0.05=3.01V
由于線路的阻抗產生了0.29V的壓降，偏差幾乎達到10％，這對于一個3.3V的電壓來說已經是相當大了，而且隨著IC朝低電壓方向的發展，已經有很多工作在2.5V乃至更低的Ic，因此這樣大的壓降將是非常致命的。同時，在這種電源總線下，噪聲也是一個很大的問題，如圖3，每個器件產生的噪聲都將通過電源耦合到元件13中，這也就是說器件13疊加了13個元件的噪聲，這將很容易引起器件13不能正常工作。由于這兩個問題依然存在，因此對電源總線技術進行了改進，如圖4所示，它被稱為電源總線網絡法，即讓電源總線相互交叉，而把對噪聲和壓降敏感的元件放在電源線網絡的交叉點上，使得每一個元件同時屬于幾個不同的回路，如圖4中的元件6，7就分別屬于四個不同的小回路。由于電流可以從網絡中的任何一條總線上進來或出去，而且每一個網孔構成了一個回路，這就不僅可以使網絡中每條總線上的電流趨于均衡，不會出現懸掛式總線上的各段總線電流大小不一致的問題，因此就可以減小由于線路阻抗引起的壓降問題。元件的電流由各網孔417/分擔，每個網孔的電流為400mA。對于元件5，元件9和元件1的電壓都比它高，因而電流從元件1和9流向5，從5流出到6。在最壞情況下即
元件9和1的電流全部從一端流出進入元件5，則元件5上的電壓為3.3-0.4×0.05=3.28V(仍假定各段導線電阻為0.05Ω)，要比懸掛式總線高了許多。懸掛式電源總線和改進型電源總線中元件1，5，9元件的電壓數據分別如表1和表2所示：
| 節點元件 |
電壓(V) |
| 1 |
3.13 |
| 5 |
3.05 |
| 9 |
3.01 |
表1 分布式電源總線電壓
| 節點元件 |
電壓(V) |
| 1 |
3.3 |
| 5 |
3.28 |
| 9 |
3.3 |
表2 改進型電源總線電壓
從表中可以看到由于采用了改進的電源總線技術，元件1，5，9的電壓都得到了極大的提升。
同時對于各個元件產生的噪聲來說，由于干擾是高頻信號，因而每個回路可以看成一個單匝線圈。根據法拉第電磁感應定律ξ=dφ/dt，由于每個回路中的電流方向不一樣，因而產生的變化磁場(大小為穿過每個網孔的磁通φ)的方向也就不一致，因而感應的電動勢的方向也就不一致，這樣就可以起到相互抵消的作用，減小了由于噪聲干擾產生的尖鋒電壓或電流，保護了元件的正常工作。同時由于電源總線網絡是雜亂無章的，因而每個元器件產生的噪聲通過電壓平均的耦合到其它各個元器件上去，最終減小了遠端器件的壓降和近端器件的噪聲問題(相對電源而言)。改進的電源網絡總線技術不僅對宏觀的PCB十分有效，對微觀的大規模集成電路中的電源的布線也具有一定的參考價值。
3 濾波電容的選取與放置
雖然采用了改進的電源總線技術后可以在很大程度上減小噪聲的問題，但它總是存在的，這就必然要求引入電容器進行濾波。電容器的種類有很多，由于制造的材料和工藝的不同，各種電容器的濾波性能不盡相同。同時在高頻下，電容本身也會產生寄生的阻抗。如圖5，圖6所示。因而在高頻下，電容本身成了一個諧振電路fr=1/(2π√LC)。由于寄生阻抗的存在，當電容器的工作頻率f>fr時電容呈現感性，f<fr時，電容呈現容性，如圖7所示。因而在選擇濾波電容是要特別小心，要盡量使電容工作在容性狀態，如果電容選取不當，使電容工作在感性狀態，那么也就失去了濾波的作用。因此一定要選取電容值(C)大，串聯電阻(R)和串聯電感(L)小的電容器。由于制造材料的不同，各種電容的參數也不同，一般來說，電解電容和膽電容對低頻噪聲的濾波效果比較好，瓷片電容，獨石電容等對高頻噪聲的濾波效果比較好。在實際的PCB板的設計中，濾波常分為兩個部分，電源濾波和器件的濾波。對于電源，由于整個PCB板上的噪聲都加到了它的上面，其中不僅包含了低頻噪聲，也包含了大量的高頻噪聲。為了有效的濾除這些噪聲，通常是采用一個大電容(典型為>uF的電解電容或膽電容)和一個小電容(典
型為uF)并聯來進行濾波，這樣可以極大的提高濾除的噪聲范圍，如圖8所示。對于器件濾波，隨著集成電路工藝的進步，IC自己本身能較好的抑制低頻噪聲，而對高頻噪聲比較敏感，所以一般采用小電容(典型為pF)來進行電源濾波。
圖5理想電容 圖6高頻下電容器實際電路
圖7 單個電容濾波 圖8 兩個電容并聯濾波
4 數字地和模擬地
隨著Ic集成度的提高，現在的IC一般都有好幾對電源和地，其中就有模擬地和電源地。地線實際上也是一條信號線，但它的特殊性在于它是電路的公共端，通常是指零電位點。但由于使用的導線和敷銅連線在高頻下都有寄生的電感，電容的存在，將當其用作地線時，導線本身的阻抗也會是電容產生公共耦合，從而使模擬地和數字地相互干擾。由于數字信號的0，1有一定的容差范圍，如0.7v以下為0，2.4V以上為1，所以數字信號上有幾百毫伏的噪聲一般是不會影響信號的正常判斷的。而模擬信號對噪聲十分敏感，如果一個幅度為2V的正弦信號上疊加了一個幾百毫伏的噪聲，再經過多級放大器放大后，那么很有可能引起信號門限電平的誤判而使這個電路工作在錯誤的狀態之下。所以從理論上來說要將數字地和模擬地分開，以降低電源對噪聲的耦合作用。在實際的設計中，通常把電源通過兩個uH的電感引出分別作為模擬電壓和數字電壓，同時在電源的地端用一個零歐姆的電阻分別引出作為模擬地和數字地。
5結束語
在對高速PCB上的電源存在的兩個問題——壓降和噪聲的產生原因進行了分析，并就如何在高速PCB的實際設計中有效地解決這兩個問題提出了一些方法，在實際的設計工作中當然還有其它的解決方法，不一一例舉。總之，在設計高速PCB板時，對電源布局布線的處理應盡量遵循下面一些規則：
- 有條件的情況下，盡量采用單獨的電源層和地層進行供電。采用電源網絡總線時，網孔越多越好，形成許多嵌套的網孔，同時總線要盡量的寬，以達到均衡電流，降低噪聲的目的；
- 電源的走線不能中間細兩頭粗，以免在上面產生過大的壓降。走線不能突然拐彎，拐彎要采用大于90°的鈍角，最好采用圓弧形走線，電源的過孔要比普通的人一些。有條件的話，在過孔處加濾波電容；
- 對于那些特別容易產生噪聲的部分用地線包圍起來，以免產生的噪聲耦合入電壓。
參考文獻：
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