Posted on 2007-03-21 19:36
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IT
RISC
和
CISC
是
CPU
從指令集的特點(diǎn)上可以分為兩類
:CISC
和
RISC
。
RISC
是英文
Reduced Instruction Set Computing
的縮寫
,
就是
"
精簡指令運(yùn)算集
”
。
CISC
就是
"
復(fù)雜指令運(yùn)算集
"
。
RISC
的指令系統(tǒng)相對(duì)簡單，它只要求硬件執(zhí)行很有限且最常用的那部分指令，大部分復(fù)雜的操作則使用成熟的編譯技術(shù)，由簡單指令合成。目前在中高檔服務(wù)器中普遍采用這一指令系統(tǒng)的
CPU
，特別是高檔服務(wù)器全都采用
RISC
指令系統(tǒng)的
CPU
。在中高檔服務(wù)器中采用
RISC
指令的
CPU
主要有
Compaq
（康柏，即新惠普）公司的
Alpha
、
HP
公司的
PA-RISC
、
IBM
公司的
Power PC
、
MIPS
公司的
MIPS
和
SUN
公司的
Spare
。
CPU
執(zhí)行運(yùn)算速度受三個(gè)因素的影響
(1)
程序中指令數(shù)
I
，
(2)
每條指令執(zhí)行所用周期數(shù)
CPI
，
(3)
周期時(shí)間
T
。這三者又有：程序執(zhí)行時(shí)間
=I
＊
CPI
＊
T
，因此，從這個(gè)等式可看出減小其中任一個(gè)都可提高
CPU
的速度，因此
RISC
技術(shù)就從這三方面下手，對(duì)
I
、
CPI
、
T
進(jìn)行優(yōu)化改良，其措施如下：
1
、采用多級(jí)指令流水線結(jié)構(gòu)
采用流水線技術(shù)可使每一時(shí)刻都有多條指令重疊執(zhí)行，以減小
CPI
的值，使
CPU
不浪費(fèi)空周期。實(shí)例：
Pentium
Ⅱ
/Pro/Celeron
可同時(shí)發(fā)出執(zhí)行五條指令，
AMD
－
K6/K6
－
2
可同時(shí)發(fā)出六條指令。
2
、選取機(jī)器中使用頻率最高的簡單指令及部分復(fù)雜指令
這樣可減小時(shí)鐘周期數(shù)量，提高
CPU
速度，其實(shí)質(zhì)是減小
CPI
下的值實(shí)現(xiàn)。實(shí)例：選取運(yùn)算指令、加載、存儲(chǔ)指令和轉(zhuǎn)移指令作主指令集。
3
、采用加載
(Load)
、存儲(chǔ)
(Store)
結(jié)構(gòu)
只允許
Load
和
Store
指令執(zhí)行存儲(chǔ)器操作，其余指令均對(duì)寄存器操作。實(shí)例：
Amd
－
K6/K6
－
2
、
P
Ⅱ
/Celeron/Pro
均支持對(duì)寄存器的直接操作和重新命名，并大大增加通用寄存器的數(shù)量。
4
、延遲加載指令和轉(zhuǎn)移指令
由于數(shù)據(jù)從存儲(chǔ)器到寄存器存在二者速度差、轉(zhuǎn)移指令要進(jìn)行入口地址的計(jì)算，這使
CPU
執(zhí)行速度大大受限，因此，
RISC
技術(shù)為保證流水線高速運(yùn)行，在它們之間允許加一條不相關(guān)的可立即執(zhí)行的指令，以提高速度。
實(shí)例：主要體現(xiàn)于預(yù)測執(zhí)行、非順序執(zhí)行和數(shù)據(jù)傳輸?shù)确矫?，?/span>
Intel P54/55C
不支持，像
K6
－
2
、
P
Ⅱ均支持。
5
、采用高速緩存
(cache)
結(jié)構(gòu)
為保證指令不間斷地傳送給
CPU
運(yùn)算器，
CPU
設(shè)置了一定大小的
Cache
以擴(kuò)展存儲(chǔ)器的帶寬，滿足
CPU
頻繁取指需求，一般有兩個(gè)獨(dú)立
Cache
，分別存放“指令＋數(shù)據(jù)”。
實(shí)例：
P
Ⅱ
/Celeron:16K
＋
16K
，
AMD
－
K6/K6
－
2
為
32K
＋
32K
，
Cyrix M
Ⅱ
:64K(
實(shí)也為
2
個(gè)
32K Cache
，此作共享
Cache)
，
P
Ⅱ還加了
L2 Cache
，更是大幅提高了
CPU
速度。
?