假設我們有下面這樣的一個程序,源代碼如下：
/**//* main.c */
#include "mytool1.h"
#include "mytool2.h"
int main(int argc,char **argv)
{
mytool1_print("hello");
mytool2_print("hello");
}
/**//* mytool1.h */
#ifndef _MYTOOL_1_H
#define _MYTOOL_1_H
void mytool1_print(char *print_str);
#endif
/**//* mytool1.c */
#include "mytool1.h"
void mytool1_print(char *print_str)
{
printf("This is mytool1 print %s\n",print_str);
}
/**//* mytool2.h */
#ifndef _MYTOOL_2_H
#define _MYTOOL_2_H
void mytool2_print(char *print_str);
#endif
/**//* mytool2.c */
#include "mytool2.h"
void mytool2_print(char *print_str)
{
printf("This is mytool2 print %s\n",print_str);
}
當然由于這個程序是很短的我們可以這樣來編譯
gcc -c main.c
gcc -c mytool1.c
gcc -c mytool2.c
gcc -o main main.o mytool1.o mytool2.o
這樣的話我們也可以產生main 程序,而且也不時很麻煩.但是如果我們考慮一下如果有一天我們修改了其中的一個文件(比如說mytool1.c)那么我們難道還要重新輸入上面的命令?也許你會說,這個很容易解決啊，我寫一個SHELL 腳本,讓她幫我去完成不就可以了.是的對于這個程序來說,是可以起到作用的，但是當我們把事情想的更復雜一點,如果我們的程序有幾百個源程序的時候,難道也要編譯器重新一個一個的去編譯?
為此,聰明的程序員們想出了一個很好的工具來做這件事情,這就是make.我們只要執行以下make,就可以把上面的問題解決掉.在我們執行make 之前,我們要先編寫一個非常重要的文件.--Makefile.對于上面的那個程序來說,可能的一個Makefile 的文件是：
# 這是上面那個程序的Makefile 文件
main：main.o mytool1.o mytool2.o
gcc -o main main.o mytool1.o mytool2.o
main.o：main.c mytool1.h mytool2.h
gcc -c main.c
mytool1.o：mytool1.c mytool1.h
gcc -c mytool1.c
mytool2.o：mytool2.c mytool2.h
gcc -c mytool2.c
有了這個Makefile 文件,不過我們什么時候修改了源程序當中的什么文件,我們只要執行make 命令，我們的編譯器都只會去編譯和我們修改的文件有關的文件,其它的文件她連理
都不想去理的。
下面我們學習Makefile 是如何編寫的。
在Makefile 中也#開始的行都是注釋行.Makefile 中最重要的是描述文件的依賴關系的說明.一般的格式是：
target： components
TAB rule
第一行表示的是依賴關系.第二行是規則.
比如說我們上面的那個Makefile 文件的第二行
main：main.o mytool1.o mytool2.o
表示我們的目標(target)main 的依賴對象(components)是main.o mytool1.o mytool2.o
當倚賴的對象在目標修改后修改的話,就要去執行規則一行所指定的命令.就象我們的上面那個Makefile 第三行所說的一樣要執行 gcc -o main main.o mytool1.o mytool2.o
注意規則一行中的TAB 表示那里是一個TAB 鍵Makefile 有三個非常有用的變量.分別是
$@,$^,$<代表的意義分別是：
$@--目標文件,$^--所有的依賴文件,$<--第一個依賴文件.
如果我們使用上面三個變量,那么我們可以簡化我們的Makefile 文件為：
# 這是簡化后的Makefile
main：main.o mytool1.o mytool2.o
gcc -o $@ $^
main.o：main.c mytool1.h mytool2.h
gcc -c $<
mytool1.o：mytool1.c mytool1.h
gcc -c $<
mytool2.o：mytool2.c mytool2.h
gcc -c $<
經過簡化后我們的Makefile 是簡單了一點,不過人們有時候還想簡單一點.這里我們學習一個Makefile 的缺省規則
..c.o：
gcc -c $<
這個規則表示所有的 .o 文件都是依賴與相應的.c 文件的.例如mytool.o 依賴于mytool.c
這樣Makefile 還可以變為：
# 這是再一次簡化后的Makefile
main：main.o mytool1.o mytool2.o
gcc -o $@ $^
..c.o：
gcc -c $<
Makefile的處理規則
make命令在處理makefile時是遞歸處理的。同時，make在處理makefile時會檢測目標文件與依賴文件的時間戳。這個特性降低了編譯文件時的時間開銷，因為其只增量編譯更新過的文件。還有一點要注意的是，makefile文件必須以makefile或Makefile為名。
對簡單Makefile文件的擴充
Makefile文件就像是一種小型的腳本語言，所以其也支持變量的定義，而靈活使用變量，可以增強Makefile的適應性與靈活性。下面是一個使用變量的Makefile。
##########################################
NAME = myfirst
cc = gcc
ac = as
CFLAG = -Wall -o1 -g
#這是編譯源程序的編譯選項，具體含義可參見前面gcc參數介紹
${NAME} asfile : ${NAME}.o asfile.o
#使用變量時，應該使用$提取符，然后用大括號將變量名括起來
${cc} ${CFLAG} ${NAME}.o -o ${NAME}
${cc} ${CFLAG} asfile.o -o asfile
${NAME}.o : ${NAME}.c
${cc} -c ${NAME}.c -o ${NAME}.o
asfile.o : ${NAME}.s
${ac} ${NAME}.s -o asfile.o
#由匯編代碼生成目標文件
${NAME}.s : ${NAME}.c
${cc} -S ${NAME}.c -o ${NAME}.s
#生成匯編代碼的方法
other : ${NAME}.o
#other選項并未出現在最終目標中，所以直接使用make命令不會執行這一行。要執行這一行，必須使用make other來執行
${cc} ${CFLAG} ${NAME}.o -o other
#這里并未使用顯示規則來指定${NAME}.o的生成方式，因為對于make命令而言，如果在規則中發現name.o文件，其會自動尋找同名的c代碼（name.c），然后自動根據找到的代碼調用相應的編譯器編譯生成name.o文件
好了,我們的Makefile 也差不多了,如果想知道更多的關于Makefile 規則可以查看相應的文檔。